新型侧通道漏洞威胁主流CPU，AMD与英特尔陷安全风波

AMD与英特尔遭新型侧通道漏洞重创，用户数据安全再临危机

　　 7月10日消息，科技媒体cyberkendra昨日（7月9日）发表博文，指出微软与苏黎世联邦理工学院的研究人员在主流AMD和英特尔处理器中，发现了4种新型推测执行侧通道漏洞，这些漏洞能够绕过现有的微架构防御机制。 此次发现再次凸显了硬件安全领域的复杂性。尽管厂商不断加强防护措施，但随着技术的演进，新的攻击面依然不断出现。这类漏洞不仅威胁到系统的安全性，也可能对用户的隐私和数据造成潜在风险。对于企业和个人用户而言，及时关注厂商的安全更新并采取相应防护措施显得尤为重要。

　　 在题为“Enter,Exit,PageFault,Leak”的论文中，研究团队首次引入了基于模型的关联测试（Model-Based Relational Testing，MRT）方法，通过模拟对系统安全域边界的高强度压力测试，来评估系统的安全性。这种方法为检测潜在的安全漏洞提供了新的视角和工具。 我认为，这种将模型与测试相结合的方式具有重要的现实意义。传统的安全测试往往依赖于已知的攻击模式，而MRT则通过构建模型来预测和验证系统在极端情况下的行为，有助于发现那些隐藏更深、难以察觉的安全隐患。随着软件系统复杂性的增加，此类创新方法的出现无疑为提升系统安全性提供了有力支撑。

　　 团队自主研发了相应的测试框架，在AMD Zen3和Zen4架构的处理器上发现了新的侧信道泄漏向量，同时进一步验证了Meltdown和微架构数据采样（MDS）等已知漏洞的存在。 这一发现再次凸显了现代处理器在安全设计上的复杂性与潜在风险。尽管AMD在近年来对安全性进行了多项改进，但此次新泄漏向量的出现表明，即便是最新的芯片架构，仍然可能存在未被完全识别的安全隐患。这不仅对用户隐私构成威胁，也对系统整体的安全性提出了更高要求。面对此类问题，厂商需持续加强安全审查与漏洞响应机制，而用户也应关注官方补丁与更新，以降低潜在风险。

　　 研究人员提出，应将方法从“反应性修复”转向“在处理器设计中主动进行安全验证”，为提升CPU的安全评估提供了新的思路和方向。这一转变不仅体现了对系统安全的更深层次理解，也反映出技术发展对预防性安全机制的更高要求。随着芯片在各领域应用的不断扩展，确保其安全性已不再是事后补救的问题，而是需要在设计初期就纳入核心考量。这种主动防御的理念，或将引领未来硬件安全发展的新趋势。

　　 援引博文内容，简要介绍下研究团队发现的 4 个漏洞：

　　 首个漏洞被攻击者利用，通过共享虚拟机的缓存访问行为，推测出同宿主虚拟机的内存状态；

　　 第二个漏洞被攻击者利用，攻击者可通过用户模式进程，借助之前被认为安全的推测执行路径，读取内核中的数据。

　　 另外两个泄露展示了 AMD CPU 上特权操作的指令推测，这些可以从较低权限的上下文中触发。

　　 上述四个漏洞被 AMD 统称为瞬态调度攻击（TSA），并分别编录为 CVE-2024-36350 和 CVE-2024-36357。根据 AMD 的白皮书，这些攻击源于“错误完成”—— 推测事件中无效数据影响执行时间而不触发管道刷新，导致基于时间的数据泄露。

　　 问题的关键在于现代CPU如何应对不同安全域（例如虚拟机与宿主机）之间的推测执行行为。目前的缓解措施，如刷新缓存和页面隔离，尚无法彻底解决这些安全漏洞。

　　 AMD最近发布了新的微代码更新，建议在处理受信任和不受信任的上下文切换时，使用VERW指令来清除可能被利用的微架构状态。尽管这一措施有助于提升系统安全性，但可能会对性能产生一定影响，因此需要在操作系统和虚拟机监控程序中进行相应的调整和实现。 从技术角度来看，这种安全机制的引入反映了当前处理器架构在面对新型攻击手段时的持续进化。虽然性能损耗不可避免，但为了保障系统的整体安全，这种权衡是必要的。开发者和系统管理员需要密切关注相关更新，并在实际部署中做好兼容性和性能优化的准备。

　　 研究人员指出，当前在架构隔离（即安全域的正式分离）与微架构行为（如推测执行和共享缓存）的实际表现之间，仍然存在明显的差距。这一问题对云服务提供商、虚拟化平台以及操作系统供应商提出了更高的要求。即便已经通过微代码进行了修复，要实现全面缓解，仍需依赖软件层面的协同合作。 我认为，这种技术上的鸿沟反映出硬件与软件在安全设计上的不同步。随着云计算和虚拟化技术的不断发展，如何在保证性能的同时确保安全性，成为行业亟需解决的问题。各方必须加强协作，才能有效应对潜在的安全风险。

　　 附上 AMD 和微软的 PDF 参考文件如下：

　　 Enter, Exit, Page Fault, Leak‡: Testing Isolation Boundaries for Microarchitectural Leaks

　　 TECHNICAL GUIDANCE FOR MITIGATING TRANSIENT SCHEDULER ATTACKS